Na fabricação de semicondutores, o "processo de 3 nm" é o próximo encolhimento de matriz (die shrink) após o nó tecnológico de "5 nm" dos transistores MOSFET (transistor de efeito de campo metal-óxido-semicondutor). A fabricante de chips sul-coreana Samsung iniciou o envio de seus chips com processo gate all around (GAA) de "3 nm", denominado 3GAA, em meados de 2022. Em 29 de dezembro de 2022, a fabricante de chips taiwanesa TSMC anunciou que a produção em volume utilizando seu nó de semicondutores de "3 nm" (N3) estava em andamento com bons rendimentos. Um processo de chip de "3 nm" aprimorado chamado "N3E" iniciou sua produção em 2023. A fabricante americana Intel iniciou sua produção na classe de "3 nm" em 2024. O processo de "3 nm" da Samsung é baseado na tecnologia GAAFET (transistor de efeito de campo com porta em todo o entorno), um tipo de tecnologia MOSFET de múltiplas portas, enquanto o processo de 3 nm da TSMC ainda utiliza a tecnologia FinFET (transistor de efeito de campo em barbatana), apesar de a TSMC também desenvolver transistores GAAFET de forma paralela. Especificamente, a Samsung planejou utilizar sua própria variante de GAAFET chamada MBCFET (multi-bridge channel field-effect transistor). O processo da Intel (apelidado de "Intel 3", sem o sufixo "nm") utiliza uma versão refinada, aprimorada e otimizada da tecnologia FinFET em comparação com seus nós de processo anteriores em termos de desempenho obtido por watt, uso de litografia EUV, e melhorias de consumo de potência e área ocupada.
O termo "3 nanômetros" não possui relação direta com nenhuma característica física real (como o comprimento do canal, o espaçamento de metal ou o espaçamento de porta) dos transistores. De acordo com as projeções contidas na atualização de 2021 do International Roadmap for Devices and Systems publicado pela Associação de Padrões da IEEE, espera-se que um nó de "3 nm" possua um espaçamento de porta contatada de 48 nanômetros e um espaçamento de metal mais denso de 24 nanômetros. Contudo, na prática comercial do mundo real, "3 nm" é utilizado prioritariamente como um termo de marketing por fabricantes individuais de microchips (fundições) para se referir a uma nova geração aprimorada de chips semicondutores de silício em termos de aumento na densidade de transistores (ou seja, um maior grau de miniaturização), maior velocidade operacional e consumo de energia reduzido. Não há um acordo em toda a indústria entre os diferentes fabricantes sobre quais números exatos definiriam um nó de "3 nm". Tipicamente, a fabricante do chip refere-se ao seu próprio nó de processo anterior (neste caso, o nó de "5 nm") para fins de comparação métrica. Por exemplo, a TSMC declarou em agosto de 2020 que seus chips FinFET de 3 nm reduziriam o consumo de energia em 25–30% na mesma velocidade, aumentariam a velocidade em 10–15% sob o mesmo consumo de potência e elevariam a densidade de transistores em cerca de 33% em comparação com os seus chips FinFET de "5 nm" anteriores. Por outro lado, a Samsung declarou em junho de 2022 que seu processo de "3 nm" reduziria o consumo de energia em 45%, melhoraria o desempenho em 23% e diminuiria a área de superfície em 16% em comparação com o seu processo anterior de "5 nm". A litografia EUV enfrenta novos desafios em "3 nm", o que levou à necessidade do uso de múltiplos padrões (multipatterning).
História
Demonstrações de pesquisa e tecnologia Em 2003, uma equipe de pesquisa na NEC fabricou os primeiros MOSFETs com um comprimento de canal de 3 nm, utilizando os processos PMOS e NMOS. Em 2006, uma equipe do Instituto Avançado de Ciência e Tecnologia da Coreia (KAIST) e do National Nano Fab Center desenvolveu um MOSFET de múltiplas portas com largura de 3 nm, o menor dispositivo nanoeletrônico do mundo, baseado na tecnologia gate-all-around (GAAFET).
Histórico de comercialização No final de 2016, a TSMC anunciou planos para construir uma fábrica de semicondutores voltada aos nós de "5 nm" e "3 nm", com um investimento co-comprometido de cerca de US$ 15,7 bilhões. Em 2017, a TSMC anunciou que daria início à construção da fábrica de semicondutores de "3 nm" no Parque Científico de Tainan, em Taiwan. A TSMC planejou iniciar a produção em volume do nó de processo de "3 nm" em 2023. No início de 2018, o IMEC (Centro Interuniversitário de Microeletrônica) e a Cadence declararam que haviam realizado o tape-out de chips de teste de "3 nm", utilizando litografia ultravioleta extrema (EUV) e litografia de imersão de 193 nm. No início de 2019, a Samsung apresentou planos para fabricar transistores GAAFET de "3 nm" no nó de "3 nm" em 2021, utilizando sua própria estrutura de transistor MBCFET baseada em nanofolhas (nanosheets); entregando um aumento de 35% no desempenho, 50% de redução no consumo de energia e uma redução de 45% na área quando comparado ao processo de "7 nm". O roteiro de semicondutores da Samsung também incluiu produtos nos nós de "8", "7", "6", "5" e "4 nm". Em dezembro de 2019, a Intel anunciou planos para o início de sua produção na classe de "3 nm" para o ano de 2025. Em janeiro de 2020, a Samsung anunciou a produção do primeiro protótipo de processo GAAFET de "3 nm" do mundo, declarando que tinha como meta a produção em massa em 2021. Em agosto de 2020, a TSMC detalhou os aspectos de seu processo "N3", concebido como um nó inteiramente novo e não apenas como uma otimização sobre o processo "N5". Em comparação com o processo "N5", o processo "N3" foi projetado para oferecer um aumento de 10–15% no desempenho ou uma redução de 25–35% no consumo de energia, acompanhado por um aumento de 70% na densidade lógica, 20% na densidade de células SRAM e 10% na densidade de circuitos analógicos. Visto que muitos designs modernos incluem significativamente mais SRAM do que lógica, os encolhimentos reais de matriz foram estimados em cerca de 26%. A TSMC planejou a produção em volume para a segunda metade de 2022. Em julho de 2021, a Intel apresentou seu novo roteiro de tecnologia de processo, segundo o qual o processo "Intel 3", o segundo nó da empresa a utilizar EUV e o último a empregar a tecnologia FinFET, estava agendado para entrar na fase de fabricação de produtos no segundo semestre de 2023. Em outubro de 2021, a Samsung ajustou seus planos anteriores e anunciou que a empresa estava programada para iniciar a produção dos primeiros designs de chips de clientes baseados em "3 nm" na primeira metade de 2022, enquanto sua segunda geração de "3 nm" era esperada para 2023. Em junho de 2022, no TSMC Technology Symposium, a empresa compartilhou detalhes de sua tecnologia de processo N3E programada para produção em volume no segundo semestre de 2023: densidade de transistores lógicos 1,6× maior, densidade de transistores de chip 1,3× maior, desempenho 10–15% superior sob o mesmo consumo de potência ou consumo de energia 30–35% menor sob o mesmo desempenho em comparação com a tecnologia de processo TSMC N5 v1.0, além da tecnologia FinFLEX. A TSMC também introduziu novos membros à família de processos de "3 nm": a variante de alta densidade N3S, as variantes de alto desempenho N3P e N3X, e o nó N3RF para aplicações de radiofrequência. Em junho de 2022, a Samsung iniciou a produção "inicial" de um chip de baixo consumo e alto desempenho utilizando a tecnologia de processo de 3 nm com arquitetura GAA. Segundo fontes da indústria, a Qualcomm reservou parte da capacidade de produção de "3 nm" da Samsung. Em 25 de julho de 2022, a Samsung celebrou o primeiro envio de chips "3 nm Gate-All-Around" para uma empresa chinesa de mineração de cripto chamado PanSemi. Revelou-se que a recém-introduzida tecnologia de processo MBCFET de "3 nm" oferece uma densidade de transistores 16% maior, desempenho 23% superior ou consumo de energia 45% menor em comparação com um processo não especificado de 5 nm. As metas para a segunda geração da tecnologia de processo de "3 nm" incluíram um aumento de até 35% na densidade de transistores, redução adicional do consumo de energia em até 50% ou um desempenho 30% superior. Em 29 de dezembro de 2022, a TSMC anunciou que a produção em volume utilizando sua tecnologia de processo de "3 nm" N3 estava em andamento com bons rendimentos. Em janeiro de 2023, a empresa planejou iniciar a fabricação em volume utilizando a tecnologia de processo refinada de "3 nm" chamada N3E na segunda metade de 2023. Em dezembro de 2022, na conferência IEDM 2022, a TSMC divulgou detalhes sobre suas tecnologias de processo de "3 nm": o espaçamento de porta contatada do N3 é de 45 nm, o espaçamento mínimo de metal do N3E é de 23 nm, e a área da célula de bit SRAM é de 0,0199 μm2 para o N3 e de 0,021 μm2 para o N3E. Para o processo N3E, dependendo do número de fins (barbatanas) nas células usadas para o design, o escalonamento de área em comparação com as células de fins 2-2 do N5 varia de 0,64x a 0,85x, os ganhos de desempenho variam de 11% a 32% e a economia de energia varia de 12% a 30% (números referentes ao núcleo Cortex-A72). A tecnologia FinFlex da TSMC permitiu misturar células com diferentes números de fins em um único chip. A partir dos relatos do IEDM 2022, o especialista da indústria de semicondutores Dick James afirmou que os processos de "3 nm" da TSMC ofereciam apenas melhorias incrementais, pois os limites físicos haviam sido alcançados para a altura da barbatana (fin), comprimento da porta e número de fins por transistor (fin único). Após a implementação de recursos como corte de difusão única (single diffusion break), contato sobre porta ativa e FinFlex, não restou mais espaço para melhorias significativas nas tecnologias de processo baseadas em FinFET. Em abril de 2023, em seu Simpósio de Tecnologia, a TSMC revelou detalhes sobre os processos N3P e N3X que havia introduzido anteriormente: o N3P ofereceria uma velocidade 5% maior ou consumo de energia 5–10% menor e uma densidade de chip 1,04× maior em comparação com o N3E, enquanto o N3X ofereceria um ganho de velocidade de 5% ao custo de uma corrente de fuga cerca de 3,5× maior, mantendo a mesma densidade em relação ao N3P. O N3P foi agendado para entrar em produção em volume na segunda metade de 2024, seguido pelo N3X em 2025. Em julho de 2023, a empresa de pesquisa da indústria de semicondutores TechInsights declarou que havia descoberto que o processo 3 nm GAA (gate-all-around) da Samsung havia sido incorporado em um circuito integrado de aplicação específica (ASIC) para mineração de cripto (Whatsminer M56S++) da fabricante chinesa MicroBT. Em 7 de setembro de 2023, a MediaTek e a TSMC anunciaram que a MediaTek havia desenvolvido seu primeiro chip de 3 nm, com a produção em volume prevista para começar em 2024. Em 22 de maio de 2025, a Xiaomi anunciou seu primeiro chip desenvolvido em 3 nm, batizado de XRING O1, com produção em massa sob o processo TSMC N3E. O componente foi equipado comercialmente nos smartphones da linha Xiaomi 15S Pro e no tablet Xiaomi Pad 7 Ultra.
Nós de processo de 3 nm
Referências
Leitura adicional Lapedus, Mark (21 de junho de 2018), «Big Trouble At 3nm», semiengineering.com Bae, Geumjong (Dezembro de 2018). 3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications. 2018 IEEE International Electron Devices Meeting (IEDM). pp. 28.7.1–28.7.4. ISBN 978-1-7281-1987-8. doi:10.1109/IEDM.2018.8614629 !CS1 manut: número-autores (link)
Ligações externas (em inglês) 3 nm lithography process na WikiChip
